Advanced TM-4 Memory Data

Memory Bank 1A

Extracted PCB trace delay data (Assuming SSTL-2 Class I)

**Table 1:** DDR Bank 1A Board Timing Delays
Net	Min Delay	Max Delay
A[0]	1.74ns	2.25ns
A[1]	1.63ns	2.47ns
A[2]	1.72ns	2.49ns
A[3]	1.77ns	2.44ns
A[4]	1.68ns	2.33ns
A[5]	1.81ns	2.36ns
A[6]	1.54ns	2.34ns
A[7]	1.70ns	2.51ns
A[8]	1.59ns	2.38ns
A[9]	1.80ns	2.36ns
A[10]	1.81ns	2.37ns
A[11]	1.82ns	2.39ns
A[12]	1.77ns	2.30ns
A[13]	?.??ns	?.??ns
BA[0]	1.90ns	2.54ns
BA[1]	1.78ns	2.47ns
CASn	1.96ns	2.53ns
CLKE[0]	1.72ns	2.33ns
CLKE[1]	1.70ns	2.40ns
RASn	1.84ns	2.72ns
SN[0]	1.83ns	2.43ns
SN[1]	1.81ns	2.46ns
WEn	1.84ns	2.55ns
Control Group	1.59ns	2.72ns

**Table 2:** DDR Bank 1A Board Timing Delays
Net	Min Delay (D->F)	Max Delay (D->F)	Min Delay (F->D)	Max Delay (F->D)
DQ[0]	0.73ns	1.04ns	0.53ns	0.71ns
DQ[1]	0.71ns	1.01ns	0.48ns	0.66ns
DQ[2]	0.74ns	1.04ns	0.53ns	0.71ns
DQ[3]	0.67ns	0.98ns	0.46ns	0.64ns
DQ[4]	0.73ns	1.03ns	0.51ns	0.69ns
DQ[5]	0.74ns	1.04ns	0.51ns	0.69ns
DQ[6]	0.74ns	1.03ns	0.52ns	0.70ns
DQ[7]	0.70ns	1.00ns	0.48ns	0.65ns
DQ[8]	0.82ns	1.12ns	0.61ns	0.79ns
DQ[9]	0.74ns	1.04ns	0.53ns	0.71ns
DQ[10]	0.67ns	0.97ns	0.45ns	0.62ns
DQ[11]	0.73ns	1.03ns	0.53ns	0.71ns
DQ[12]	0.72ns	1.02ns	0.50ns	0.67ns
DQ[13]	0.73ns	1.03ns	0.52ns	0.70ns
DQ[14]	0.71ns	1.00ns	0.47ns	0.65ns
DQ[15]	0.78ns	1.08ns	0.55ns	0.73ns
DQ[16]	0.73ns	1.04ns	0.52ns	0.70ns
DQ[17]	0.69ns	1.00ns	0.47ns	0.65ns
DQ[18]	0.73ns	1.03ns	0.51ns	0.69ns
DQ[19]	0.71ns	1.01ns	0.49ns	0.67ns
DQ[20]	0.70ns	1.00ns	0.47ns	0.65ns
DQ[21]	0.73ns	1.03ns	0.52ns	0.70ns
DQ[22]	0.70ns	1.00ns	0.47ns	0.65ns
DQ[23]	0.72ns	1.02ns	0.50ns	0.67ns
DQ[24]	0.72ns	1.03ns	0.52ns	0.70ns
DQ[25]	0.74ns	1.04ns	0.53ns	0.70ns
DQ[26]	0.73ns	1.03ns	0.51ns	0.69ns
DQ[27]	0.70ns	1.00ns	0.49ns	0.67ns
DQ[28]	0.74ns	1.03ns	0.52ns	0.69ns
DQ[29]	0.77ns	1.06ns	0.55ns	0.72ns
DQ[30]	0.72ns	1.02ns	0.49ns	0.66ns
DQ[31]	0.74ns	1.04ns	0.51ns	0.69ns
DQ[32]	0.73ns	1.03ns	0.52ns	0.71ns
DQ[33]	0.74ns	1.04ns	0.52ns	0.70ns
DQ[34]	0.73ns	1.03ns	0.52ns	0.70ns
DQ[35]	0.72ns	1.02ns	0.51ns	0.69ns
DQ[36]	0.74ns	1.03ns	0.52ns	0.69ns
DQ[37]	0.74ns	1.04ns	0.52ns	0.69ns
DQ[38]	0.73ns	1.03ns	0.49ns	0.67ns
DQ[39]	0.74ns	1.04ns	0.51ns	0.69ns
DQ[40]	0.73ns	1.03ns	0.53ns	0.71ns
DQ[41]	0.74ns	1.04ns	0.52ns	0.70ns
DQ[42]	0.75ns	1.05ns	0.53ns	0.71ns
DQ[43]	0.72ns	1.03ns	0.52ns	0.70ns
DQ[44]	0.72ns	1.01ns	0.49ns	0.67ns
DQ[45]	0.72ns	1.02ns	0.50ns	0.67ns
DQ[46]	0.72ns	1.01ns	0.48ns	0.66ns
DQ[47]	0.76ns	1.06ns	0.53ns	0.71ns
DQ[48]	0.73ns	1.04ns	0.53ns	0.71ns
DQ[49]	0.73ns	1.03ns	0.52ns	0.70ns
DQ[50]	0.71ns	1.01ns	0.49ns	0.67ns
DQ[51]	0.73ns	1.04ns	0.53ns	0.71ns
DQ[52]	0.74ns	1.04ns	0.52ns	0.70ns
DQ[53]	0.72ns	1.01ns	0.49ns	0.67ns
DQ[54]	0.72ns	1.02ns	0.49ns	0.66ns
DQ[55]	0.73ns	1.03ns	0.51ns	0.68ns
DQ[56]	0.73ns	1.03ns	0.52ns	0.71ns
DQ[57]	0.72ns	1.02ns	0.50ns	0.68ns
DQ[58]	0.74ns	1.04ns	0.52ns	0.69ns
DQ[59]	0.74ns	1.04ns	0.54ns	0.72ns
DQ[60]	0.73ns	1.02ns	0.50ns	0.68ns
DQ[61]	0.74ns	1.03ns	0.52ns	0.70ns
DQ[62]	0.77ns	1.07ns	0.54ns	0.72ns
DQ[63]	0.74ns	1.04ns	0.52ns	0.70ns
CB[0]	0.73ns	1.03ns	0.53ns	0.71ns
CB[1]	0.73ns	1.03ns	0.52ns	0.70ns
CB[2]	0.73ns	1.03ns	0.51ns	0.69ns
CB[3]	0.71ns	1.02ns	0.51ns	0.69ns
CB[4]	0.72ns	1.02ns	0.50ns	0.68ns
CB[5]	0.75ns	1.04ns	0.52ns	0.70ns
CB[6]	0.74ns	1.03ns	0.51ns	0.69ns
CB[8]	0.73ns	1.03ns	0.50ns	0.68ns
DQ Group	0.67ns	1.12ns	0.45ns	0.79ns
Rev B Target	0.70ns	1.08ns	0.48ns	0.71ns

**Table 3:** DDR Bank 1A Board Timing Delays
Net	Min Delay (D->F)	Max Delay (D->F)	Min Delay (F->D)	Max Delay (F->D)
DQS[0]	0.77ns	1.07ns	0.52ns	0.70ns
DQS[1]	0.71ns	1.03ns	0.44ns	0.63ns
DQS[2]	0.77ns	1.08ns	0.52ns	0.70ns
DQS[3]	0.75ns	1.05ns	0.50ns	0.67ns
DQS[4]	0.80ns	1.11ns	0.55ns	0.73ns
DQS[5]	0.75ns	1.06ns	0.50ns	0.68ns
DQS[6]	0.76ns	1.06ns	0.51ns	0.68ns
DQS[7]	0.74ns	1.05ns	0.50ns	0.68ns
DQS[8]	0.77ns	1.08ns	0.52ns	0.70ns
DQS Group	0.71ns	1.11ns	0.44ns	0.73ns
Rev B Target	0.75ns	1.08ns	0.48ns	0.68ns

**Table 4:** DDR Bank 1A Board Timing Delays
Net	Min Delay	Max Delay
DM[0]	0.60ns	0.78ns
DM[1]	0.61ns	0.79ns
DM[2]	0.58ns	0.76ns
DM[3]	0.56ns	0.74ns
DM[4]	0.55ns	0.73ns
DM[5]	0.57ns	0.75ns
DM[6]	0.59ns	0.77ns
DM[7]	0.54ns	0.71ns
DM[8]	0.58ns	0.76ns
DM Group	0.54ns	0.79ns
Rev B Target	0.48ns	0.71ns

**Table 5:** DDR Bank 1A Board Timing Delays
Net	Min Delay	Max Delay
Clk[0]	1.03ns	1.19ns
Clk[1]	1.18ns	1.33ns
Clk[2]	1.18ns	1.26ns
Clock Group	1.03ns	1.33ns

**Table 6:** DDR Bank 1A Board Timing Delays
Group	Min Delay	Max Delay
Control	1.59ns	2.72ns
DQ/DM/CB (D->F)	0.67ns	1.12ns
DQ/DM/CB (F->D)	0.45ns	0.79ns
DQS (D->F)	0.71ns	1.11ns
DQS (F->D)	0.44ns	0.73ns
Clock	1.03ns	1.33ns